AI芯片撞上面积墙，三星台积电英特尔找上阿斯麦

9月8日，阿斯麦（ASML）在同一天挂出三份公告：三星电子加入12英寸光掩模推进计划，台积电与其联合启动"大尺寸光罩行业转换"倡议，英特尔晶圆代工宣布与其共同加速High-NA EUV的产业就绪。三份文件的时间表并不一致，但竞争维度已经换掉了——先进制程较量的重心，正从"线条能做多细"转向"一次能印多大"。

英伟达官方产品页面对Blackwell架构的自述，是这场转向最直接的注脚：其GPU包含2080亿颗晶体管、由台积电定制的4NP工艺制造，并且"所有Blackwell产品都由两颗受光罩尺寸限制的裸片，通过每秒10TB的芯片间互连组成一颗统一的GPU"。主力AI芯片之所以要做成"双胞胎"，不是设计者偏爱拼接，而是单次曝光画不下一整块那么大。

一块用了数十年的底片

光刻机本质上是一台投影缩印机：光穿过作为蓝图的掩模（也称光罩），被光学系统缩小后印在晶圆上。掩模有多大，晶圆上一次性能印出的图形就有多大。三星与台积电两份公告都写明，行业在这块"底片"上已经停留了数十年，标准格式是6英寸掩模；把尺寸推向12英寸，预计能提高晶圆厂生产力、降低单颗芯片成本，并消除拼接（stitching）限制。

拼接并不是一道免费工序。它指把两次甚至多次曝光的图形缝合成一块更大的芯片图形，代价是多一道工序、多一处对准误差、多一层设计约束。英特尔的公告把现状讲得最坦率：现阶段客户要用上High-NA EUV只有两条路，要么在6英寸掩模范围内做floor-plan（把芯片版图摆成能被一次印下的形状），要么使用英特尔的拼接能力及其配套设计规则。

同一周在美国蒙特雷举行的SPIE光掩模与EUV技术大会上，ASML的Jan van Schoot与英特尔的Kimberly Pierce分别就"支持半场拼接的扫描仪与掩模要求""High-NA EUV的量产拼接"作主题报告。会议议程本身就在说明：这条过渡路径仍被工程细节卡着。

这里必须说清边界：三份公告都没有披露曝光场的毫米尺寸、可制造芯片面积的平方毫米数，也没有重述数值孔径参数。业内常引用的"单次曝光约800平方毫米上限"在本次官方材料中找不到对应表述，只能当作背景理解。真正可确证的是，三家客户在同一天把标题写成了"掩模格式"，而不是"多少纳米"。

三张时间表，三种算盘

台积电给出的路线最完整：先用现有6英寸掩模把High-NA导入生产，自2030年起在先进制程量产中使用ASML High-NA设备，目标2031年建成12英寸掩模试验线，2033年使12英寸High-NA掩模系统具备进入先进节点量产的条件。台积电董事长兼CEO魏哲家在公告中的表述落在成本上：更大掩模会让未来的先进芯片"更具成本效益"，而High-NA曝光层数将上升，主要由AI应用所需的日益复杂的芯片架构驱动。

三星把变量丢进了存储。公告称，三星计划在2028年前首次把High-NA EUV导入DRAM大批量生产，并加入12英寸掩模的产业推进计划。三星电子副董事长兼CEO郑溶镇表示，AI时代正在改变半导体产业，也让整个价值链的技术创新变得更重要。这一条的份量容易被低估：DRAM是图形重复度最高、标准化最强的产品，曝光场越大，同一片晶圆上能压下的存储单元越多。存储厂第一次成了光罩标准的主角。

英特尔的起点最早，处境也最特殊。公告显示，首台商用EXE系统于2024年装机，High-NA EUV目前已在英特尔18A的部分层用于量产，对应产品是酷睿Ultra Series 3（Panther Lake），累计加工晶圆超过100万片，且采用High-NA图案化的层性能"等于或优于"用0.33 NA的NXE平台加工的可比层。英特尔高级副总裁、Intel Foundry联席总经理Naga Chandrasekaran的说法是：近期重点是让客户能在6英寸掩模上（有或无拼接）用上High-NA，之后再过渡到6x12英寸掩模。

"6x12"这个措辞值得注意。同一套倡议在三星、台积电的文件里被称为12英寸，在英特尔口中是长方形方案——掩模格式本身仍未收敛，说明这不只是一台机器的事，而是一次标准谈判。竞争对手在同一天为同一套尚不存在的标准背书，在半导体史上并不多见。台积电公告还提到，其他High-NA采用者与关键供应商已表达加入意向，但未点名。

公告没写的三件事，才是投资含义所在

三份公告均未披露设备订单数量、金额、交付周期与产能分配。因此以下只能是结构性分析，不是财务结论。

可以确定的是钱要流向哪里。更换掩模格式意味着重建配套：掩模基板与掩模厂要解决大尺寸坯料的平坦度与检测，晶圆厂的光罩传送与存储自动化要换规格，光刻胶、pellicle等材料要跟尺寸，EDA与设计方法学要重画floorplan规则。这些投入主要由客户和供应链承担。对ASML而言，回报的性质也在改变：它卖出的不再只是单台High-NA扫描仪，而是一代制造平台的入场券。

ASML过去两年面对的一个质疑很具体——High-NA单价过高，部分客户宁可在0.33 NA设备上加码多重曝光熬过过渡期。把竞争维度改写成"一颗大芯片要缝几次"，恰好绕开了"每台机器多少钱"这个心理账户。这是三份公告最值得读出的一层意图：由三家最强客户共同承担标准迁移成本，设备的性价比叙事就被重构了。

对AI算力的现实影响则要往后看。如果单颗芯片能一次成像更大面积，计算裸片与存储之间的互连距离、跨die通信所占的布线与能耗都有压缩空间，AI集群的单位性能成本曲线可能被改写。但按公告口径，"具备量产能力"落在2033年，这条收益曲线不属于未来两三年的财务报表。

追赶者要面对的，是一份写完的产业协议

七年的时间表里，真正的门槛不是单台设备，而是整套标准：掩模格式、供应链规格、设计工具规则与客户PDK。一旦这套东西在2031至2033年间被三大厂共同固化，后进者要追的就不再是"上一代机器"，而是一份已经写完的产业协议。这是这件事对追赶者最直接的含义。

但另一面同样成立：大尺寸掩模的核心红利是产能与成本，不是新的分辨率极限。在成熟制程、特色工艺与存储产品上，现有6英寸格式仍有可观的可用空间；把"面积革命"直接等同于"差距必然拉大"，目前的证据还不够。

接下来盯这五个信号

一是三星能否按"2028年前"把High-NA导入DRAM量产，这是该路线第一次真正跨出逻辑芯片；二是台积电2031年12英寸掩模试验线是否如期，以及其在法说会上给出的资本开支口径；三是有没有第二家客户从"表达意向"转为正式加入台积电与ASML的倡议；四是掩模基板、材料与自动化设备环节是否开始披露对应的扩产投资——供应链掏钱，才是标准成真的信号；五是最实际的一条：任何一家客户公布High-NA的订单台数或金额。

在这些数字落地之前，9月8日这三份公告更准确的定位是：阿斯麦把自己从设备供应商推成了路线标准的召集人，而三家客户用各自的生产线为它作了担保。

参考数据来源

• ASML Holding N.V. · Samsung Electronics and ASML expand strategic collaboration for next-generation semiconductor manufacturing · 2026-09-08 · https://www.asml.com/en/news/press-releases/2026/samsung-electronics-and-asml-expand-collaboration-on-next-generation-semiconductor-manufacturing
• ASML Holding N.V. · TSMC and ASML Announce Initiative to Pioneer Industry Transition to Large-Format Photomasks for High NA EUV · 2026-09-08 · https://www.asml.com/en/news/press-releases/2026/tsmc-and-asml-announce-industry-transition-to-large-format-photomasks-for-high-na-euv
• ASML Holding N.V. · Intel Foundry and ASML Collaborate to Accelerate Industry Readiness for High-NA EUV · 2026-09-08 · https://www.asml.com/en/news/press-releases/2026/intel-foundry-and-asml-collaborate-to-accelerate-industry-readiness-for-high-na-euv